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      Entrevista de FPGA Engineer Intern

      3 jun 2021
      Candidato de entrevista anónimo
      Sin oferta
      Experiencia positiva
      Entrevista normal

      Solicitud

      Envié una solicitud electrónica. Acudí a una entrevista en Astranis en abr 2021

      Entrevista

      I applied on their main website, then got an email for an interview. They asked me two technical questions relating to digital logic (CDC) and verilog (writing synthesizable code based on some descriptions).

      Preguntas de entrevista [1]

      Pregunta 1

      Given you've generated an 80MHz, and 50MHz clock, how do you manage data crossing between these two clock domains?
      Responder pregunta
      1